DRAM의 Refresh와 해결방안에 대해 알아보자

"DRAM의 Refresh와 해결방안"

 

 

 

 

DRAM은 저장된 데이터를 보존하기 위해 Refresh 작업이 필요하다. 때문에 많은 전력을 소모하기 때문에 전하 보유능력의 향상을 위해 3차원 구조의 캐패시터 적층방식에 대한 연구가 활발하다. 단순히 적층구조의 높이를 높이면 구조물의 불안정성이 증가한다. 이를 해결하기 위해 제안된 방안 중 하나로 질화물을 그물눈 구조로 높이 쌓아올려 기계적 불안정성을 개선하는 MESH 구조가 있다.

 

적층구조 개발과 더불어 물질에 대한 연구도 함께 이루어지고 있는데 Ta205를 고유전물질로 사용하고 Ru를 전극으로 활용하는 MIM구조는 30~40nm의 기술노드에 적합할 것으로 예상하고 있다.

 

 

DRAM의 한계와 극복

 

NAND Flash는 10nm 이하 공정 노드까지 앞서가고 있지만 캐패시터 기반 DRAM 기술은 그보다 뒤쳐진다. 그 이유는 캐패시터 스토리지 때문인데, DRAM이 동작하는 동안 전하를 유지할 수 있을 만큼 충분한 정전용량을 지원하면서, 동시에 캐패시터의 크기를 줄일 수 없기 때문이다. 게다가 트랜지스터의 규모가 작아지면 누설전류가 증가하는데 이는 다시 메모리 콘텐츠를 유지하고 읽는데 더 큰 정전용량 값을 필요로한다.

 

이와 같은 문제를 해결하기 위해 제안되는 기술이 VLT(Vertical Layered Thyristor) 기술이다.
DRAM의 스토리지 캐패시터가 필요없어, DRAM 로드맵의 진척을 가속화할 수 있는 솔루션을 제공할 것으로 기대가 된다.

 

VLT 기술은 래치를 형성하는 바이폴라 트랜지스터의 교차결합쌍과 전기적으로 대등한 복잡한 구조인 사이리스터 기술을 기반으로하며 이 구조는 값을 저장하기 때문에 메모리 어플리케이션에 적함한데 DRAM 기술과 달리 리프레쉬를 요구하지 않는다.

캐패시터가 배제됨으로써 더 작고 짧으며, 제조가 용이함. 캐패시터를 없앴기 때문에 7nm까지 곧바로 확장이 가능하다.

 

즉, DRAM에서 캐패시터의 유무와 크기에 따라 DRAM의 소형화가 가능하다.