누설전류(leakage current)에 대해 알아보자

"leakage current"

 

 

 

 

 마이크로프로세서(Micro-processor)를 고속으로 동작하기 위해서는 Transistor를 보다 많이 탑재하면 된다. Transistor를 많이 넣으려면 크기가 작아져야 하는데, 작아지면 집적도가 높아지고, 한 장의 웨이퍼로부터 많은 칩을 얻을 수 있게 되므로 비용도 낮아지게 된다. 이로써, Transistor를 소형화하려는 연구들이 지속되고 있다.

그러나 Transistor의 크기를 줄이는데 문제가 있다.

 누설 전류(leakage current)가 존재한다는 것이다. 누설 전류란 전류가 흘러야 할 곳이 아닌 다른 곳으로 흘러버리는 현상이다. 전류가 새는 것인데 이는 Transistor 본래의 동작에 기여하지 못한 채 소비전류만을 늘리게 된다.

 

 이 누설 전류는 DRAM에서는 치명적인 효과를 가져오게 되는데, 얇아진 산화막 두께로 인하여 유도된 강한 전기장이 공간 전하 영역에서 일어나는 밴드간 터널링에 의한 전하의 생성량을 크게 하여 GIDL(Gate Induced Drain Leakage)가 큰 문제로 대두되어 셀 상에서 0이 입력 될 때 심각한 누설 전류원이 되는 것이다.

 따라서 누설 전류가 크게 되면 그에 따른 방전되는 시간도 짧아지게 되고 그로 인해 refresh time 또한 짧아져야 하므로 이로써 DRAM의 실제 기능이 떨어지게 된다.

 

누설 전류가 흐르게 되는 경우는 크게 두 가지가 있을 수 있다.

→ 크기가 작아지면서 산화막의 두께 또한 얇아지게 된다. 그로 인해 게이트와 아래 기판 간에 전류가 누설되는 것이다.

→ 소형화가 되면서 Source와 Drain 사이에 있는 절연층도 얇아질 수밖에 없다. 그로 인해 Source와 Drain 간에 누설 전류도 흐르게 된다.

 그래서 절연층을 두껍게 하면 문제가 해결될 것 같지만 그렇지 않다. 절연층이 두꺼워지면 전체도 소형화가 되지 않고 절연층이 얇으면 얇을수록 Transistor의 동작이 빨라지기 때문에 동작속도를 생각하면 두껍게 할 수 없다.

 

 

해결방법

Gate의 누설 전류를 줄이기 위해 두 가지 방법

 

 

 

SiO2 -> Ta2O5, HfO2

 

 

1) Gate의 절연재료에 보다 높은 유전율의 물질을 사용한다. 이 기술을 High-k라고 하는데, 절연층의 두께를 더 줄이지 않으면서 게이트를 조절하는 전류값이 작아도 잘 전달할 수 있는 물질을 개발하여 누설 전류를 줄이기 위한 시도로서 High-k 특성이 있는 물질을 활용한다. 덧붙여서 IC의 배선 부분에서 일어나는 문제를 해결하기 위해서는 반대로 유전율이 낮은 물질을 사용하는데 이를 Low-k라고 한다.

 

 

 

2) 입체를 활용하는 방법으로 Fin-FET이라고 불리는 기술이다.

 평면 FET는 2차원적으로 평면에서 한 면으로만 전류가 흐르지만, 오른쪽 Fin-FET은 앞면, 뒷면, 그리고 적게나마 윗면까지 3차원적으로 입체적인 3개 면을 통해 훨씬 많은 양의 전류를 보낼 수 있다. 즉, 평면 FET는 종이의 한 면만 사용하고 Fin-FET은 종이의 앞 뒷면을 모두 쓰고 종이의 옆면까지 사용한다.

 

 

 그림에서 보는 것처럼 Fin-FET이 실리콘 위에서 차지하는 면적은 오히려 적다. 결국, 또다시 Fin-FET 기술을 통해 그동안 반도체 집적도 개발을 주도해 왔던 전형적인 방법인, Transistor 면적을 줄여 집적도를 높이는 것과 같은 효과를 가져올 수있다.

 

게다가 Fin-FET은 Gate가 누설전류 없이 좀더 효과적으로 전류의 흐름을 조절할 수 있어서 더욱 더 Gate length를 감소시킬 수 있는 여지를 제공한다.