High-k, Low-k에 대해 알아보자

"High-k, Low-k"

 

 

 

공정이 점점 미세화 되면서 SiO2를 대신할 물질을 찾게 되었다. 그래서 나오게 된 개념이 High-k, Low-k이다.

 

그런데 왜 공정 수준이 미세화 되면서 SiO2을 대신할 물질을 찾게 되었을까?

 

 

 

 

Capacitor, C

 

 

우선, 캐패시터에 대해 살펴보자.

캐패시터의 역할은 전하를 저장하는 창고역할을 한다. 즉, 전류가 흐르지 못하게 차단한다.

 

캐피시터 C는

k는 물체의 상수값, ε0는 유전율, A는 면적, t는 유전체의 거리를 뜻하며

 

창고 크기를 늘리고 싶으면 면적을 키우거나, 유전율을 높이거나 거리를 줄이면 된다.

 

 

 

MOSFET

 

공정 수준이 작아지면서 소자의 크기도 점차 작아지게 되었고 그로 인해 크기가 작아진 소자가 원래의 기능을 하지 못하게 되었다. 위의 그림에서 보면, Gate-Insulator의 역할은 부도체로서 전류를 차단해야하는데 소자가 작아지면서 완벽하게 차단하지 못한다. Gate-Insulator은 SiO2로 이루어져있는데 이 SiO2의 두께가 얇아지고 크기가 작아지면서 제 기능을 하지 못하게 되었다.

 

C의 값을 늘려야 MOSFET에서 전류를 차단하는 역할을 확실히 할 수 있는데, 소자가 작아지면서 Gate-Insulator도 작아지게 되어 제 기능을 하지 못하게 되었다.

 

그래서 생각하게 된 게, 새로운 물질을 사용하자.

SiO2대신 다른 물질을 사용하자.

새로운 물질은 기존의 SiO2의 ε값과 다를 것이며 이 값을 조절해서 전류 제어를 해보자.

 

 

High-k, Low-k

 

 

 

소자에서 전류가 잘 흐르거나, 흐르지 말아야 할 곳이 있다.

High-k는 ε값을 크게 제어해서 전류를 잘 흐르지 못하게 하고 Low-k는 ε값을 작게 제어해서 전류를 잘 흐르게 한다.

 

k : 유전상수 (값이 클수록 가질 수 있는 전기용량이 큼)

 

 

High-k

  

 

High-k란 유전율이 높은 물질을 말한다. 유전율이란 부도체(유전체)이면서도 내부에 전자기파의 진행을 가능하게 하는 정도를 의미한다. 이는 물질내부의 양전하와 음전하가 얼마나 민감하게 반응해 움직이느냐의 정도를 말하는 것으로 이 유전율이 높은 물질을 high-k, 낮은 물질을 low-k라 한다.

 

반도체는 Gate나 Capacitor을 만들 때 부도체인 유전체로 인접한 회로를 분리한다. 이 유전체는 반도체 내의 배선과 배선 사이의 전기적 간섭을 차단하고, 트랜지스터의 기본 구성 단위인 게이트를 절연하는데 사용한다. k가 높을수록 배선 간 전류누설의 차단능력이 뛰어나고 게이트의 절연특성이 좋아 미세 회로를 만들 수 있는 장점이 있다.

 

특히 최근 반도체 회로의 미세화에 따라 디자인 룰이 50나노 이하로 내려가면 Crosstalk와 같은 전류 누설이 문제가 된다. 절연막으로 high-k 물질을 사용하면, 전하를 가두어 전류 누설을 막을 수 있다. 현재 개발된 high-k 물질은 하프니움 다이옥사이드(Hfo2), 지르코니움다이옥사이드(ZrO2) 등이 있으며, 이보다 k값이 높은 물질의 개발이 활발한 상황이다.

 

High-k는 전류를 차단하는 게 주 목적이므로, Gate-Insulator에 SiO2보다 높은 ε값을 갖는 물질을 사용한다.

 

High-k 물질은 Hf 계열의 Source로 업체마다 조금씩 다르며, 적용 공정 또한 조금씩 다르다. 현재는 Hf Source를 대체할 물질(Al, Zr, Ta, STO, BST 등)을 찾거나, Hf Source에 다른 물질을 추가하여 증착시키는 방법 등 여러가지 방향으로 연구되고 있다. Insulator를 Metal 계열의 High-k로 바꾸면서 Gate 물질 또한 변화가 요구되어 기존의 Poly-silicon에서 Metal Gate로 변경하였다.

 

 

 

Low-k

 

 

저유전체는 일반적으로 4이하의 낮은 유전상수 값을 가진 물질로, 반도체 절연 물질로 쓰이는 산화 실리콘에 비해 향상된 절연 능력을 가지고 있는 유전체 물질을 말한다.

 

반도체 재료 중에서도 유전율이 3이하의 저유전 재료들은 차세대 반도체 금속 배선의 층간 물질(ILD : Interlayer Dielectric, IMD : Intermetallic Dielectric) 등으로의 이용이 검토된다. 이는 기존의 층간 절연 물질인 SiO2의 유전율 값이 3.9~4.2 로서 너무 높아 반도체 칩의 고집적화, 고속화 등에 문제를 야기하기 때문이다.

 

커패시터에 양 전극 사이에 들어가는 물질은 고유전물을 사용하며, 그 외 단순히 절연만을 원하는 절연막에는 저유전상수 물질을 사용하는 것이 유리하다.

 

고유전물질인 경우 소자를 구동하기 위한 전력이 많이 필요하기 때문이다.

 

 

Low-k도 전류를 차단하는 게 주 목적이므로, 전류가 흐르는 통로에 ε값이 낮은 물질을 두어, 전류의 이동중에  손실이 없게 한다.

 

 

선폭의 미세화로 인해 Gate delay는 감소하는 반면, 배선공정의 미세화로 인하여 밀집된 Interconnection은 배선간의 정전용량(Capacitance, C)과 저항(Resistance, R)의 증가로 RC 지연효과가 크게 나타남으로 인해 Total Signal Delay Time이 증가하는 문제가 발생한다. 따라서 소자의 고집적화, 고속화를 위해서는 RC delay를 최소화하는 것이 가장 중요하며 이를 위해서는 저항이 작은 도체의 개발과 낮은 유전율을 갖는 층간 절연물질 개발이 절실히 요구된다.