맘여린나

"PN junction" PN junction P형 반도체와 N형 반도체를 결합시킨 것으로, 실제로 P형 반도체와 N형 반도체를 따로 만들어 접합시키는 것이 아니라 이온 주입의 방법으로 하나의 실리콘 반도체 결정에 한쪽에는 Al 등 3족 원소를 주입, 다른 쪽에는 P같은 5족 원소를 주입시킨 것을 말한다. N형 반도체, P형 반도체에 대한 설명은 예전에 올린 글로 대체 한다. P형 반도체에는 빈자리(hole)가 많이 있고 N형 반도체에는 전자(electron)가 모여 있으므로, 확산 작용에 의하여 일부 빈자리는 N형 반도체 쪽으로, 일부 전자는 P형 반도체 쪽으로 움직인다. 전자가 P형 반도체 쪽으로 움직이면 이 전자가 원래 속해있던 (5족 원소) 이온을 남기게 되어, P형 반도체 쪽은 전자에 의하여 음..

"Tunneling Effect" Tunneling Effect란 전자나 원자핵과 같은 미소한 입자는 역장의 장벽을 투과할 수 있다는 양자역학 특유의 효과이다. 원자핵에서 방출되는 K입자의 에너지는 K입자가 밖으로 나올 때 넘어야 하는 포텐셜 높이보다 작은 경우가 많은데도 K입자가 포텐셜을 통과하는 현상을 말한다. 반도체와 금속면의 접촉에 의해 생기는 전자의 흐름은 이 Tunneling Effect 때문이다. 반도체와 금속은 일종의 에너지 장벽(barrier)을 갖고 있다. 문제는 부도체 막이 얇아질수록, 가해지는 에너지가 커질수록 이러한 전자의 Tunneling이 일어나기가 쉽다. 기술이 발전함에 따라, 반도체 소자의 크기는 작아지고 요구하는 전력은 증가함에 따라 Tunneling이 심해진다. Tunn..

"Hot Carrier Effect" Hot Carrier Effect(핫 캐리어) Short Channel Effect 중 하나로, 반도체를 이용한 트랜지스터에서 발생하는 현상이다. 트랜지스터의 사이즈가 작아지면서 채널의 길이도 짧아지는데 이 경우 전계는 커지게 되고 이동하는 전자는 높은 전계를 받아 지나치게 이동성이 커지게 된다. 이러한 전자를 Hot carrier라고 한다. 이동성이 지나치게 커진 전자는 절연막을 뚫고 가기도 하고 절연막에 축적되어 전기적 특성을 교란시키기도 한다. Saturation 영역에서 동작할 때 Drain 전압이 높으면 Drain에 강한 전계가 걸리게 된다. 이때 전자들이 Drain으로 빠지게 되는데 전계에 의해서 가속이 붙어 빠른 속도로 이동하고 높은 운동에너지를 갖게된다..

"Short Channel Effect" Short Channel Effect란 트랜지스터의 누설전류가 증가함에 따라 항복전압이 감소하고 포화 전류 특성을 보이지 않고 드레인 전압에 따라서 전류가 계속 증가하는 현상을 말한다. MOSFET 등에서 게이트의 길이(소스, 드레인 간의 거리)가 짧은 경우를 말한다. 드레인 전압을 일정하게 하고 채널 길이를 짧게 하면 드레인과 소스로부터의 공핍층이 게이트 밑의 기판 영역으로 나오게 되는데 채널 부분의 전위 장벽이 저하되면 드레인 전압의 약간의 증가에 의해 드레인 전류가 급증, 이것이 진행되면 공핍층의 접촉에 의한 펀치스루가 생기게 된다. 기존 반도체 구조인 ‘표준형 2차원 평면소자’는 그 크기가 작아질 경우 동작하지 않을 때도 전류가 누설되는 현상이 나타난다. ..

"DRAM 동작원리" DRAM의 Write(쓰기)동작과 Read(읽기)동작원리에 대해 알아보자 ● Write동작 → WL = H, BL = 1(High/Vdd) → Cap charge = High → C에 전하가 축적된다. → WL = H, BL = 0(Low/Gnd) → Cap discharge = Low → C에 축적된 전하가 DL을 통해 방전된다. ● Read동작 → WL에 1을 인가한다. → 1이 쓰여 있는 경우 : C의 전하가 방전되기 시작한다. → 충전 전압에서 부터 전압 강화된다. → 방전된 전하가 DL을 따라 Gnd로 이동하고, Cap BL이 전압 상승이 된다. → 이 떄의 전위차를 읽어 1로 판정한다. → 0이 쓰여 있는 경우 : C에서 나올 전하가 없으므로 전위차가 없다.

"DRAM의 Refresh와 해결방안" DRAM은 저장된 데이터를 보존하기 위해 Refresh 작업이 필요하다. 때문에 많은 전력을 소모하기 때문에 전하 보유능력의 향상을 위해 3차원 구조의 캐패시터 적층방식에 대한 연구가 활발하다. 단순히 적층구조의 높이를 높이면 구조물의 불안정성이 증가한다. 이를 해결하기 위해 제안된 방안 중 하나로 질화물을 그물눈 구조로 높이 쌓아올려 기계적 불안정성을 개선하는 MESH 구조가 있다. 적층구조 개발과 더불어 물질에 대한 연구도 함께 이루어지고 있는데 Ta205를 고유전물질로 사용하고 Ru를 전극으로 활용하는 MIM구조는 30~40nm의 기술노드에 적합할 것으로 예상하고 있다. DRAM의 한계와 극복 NAND Flash는 10nm 이하 공정 노드까지 앞서가고 있지만 ..

"DRAM이란 무엇인가" DRAM이란 Dynamic Random Access Memory로서 휘발성 메모리 소자로 많이 들어봤을 것이다. 이번엔 DRAM의 동작원리와 정의에 대해 알아보도록 하자. DRAM의 구성 DRAM은 Transistor(이하 TR)1개와 Capacitor(이하 C)1개로 구성된다. 이는 하나의 TR만으로 비트 요소를 구축하는 것이 불가능하기 때문이다. 대신 DRAM의 메모리 셀은 MOS TR를 통해 접근하는 작은 C에 정보를 저장하도록 구성되어 있다. DRAM의 동작원리 DRAM 한 비트에 대한 셀을 보면, WL(워드 선택선)에 HIGH 전압을 인가하면 접근할 수 있다. 1을 저장하려면 BL(비트선)에 HIGH 전압을 인가하여 ‘on' TR을 통해 C를 충전한다. 0을 저장하려면 ..

"페르미 준위" 고체 내의 전자 상태를 나타내기 위해 전자의 존재 확률이 1/2로 되는 에너지 준위를 나타내는 것이다. 진성 반도체의 페르미 준위는 에너지 갭의 중앙에 있고, 상온에의 n형 반도체의 페르미 준위는 도너 준위 위에, p형 반도체에서는 억셉터 준위 밑에 있다. 그래프를 이해해보도록 하자. 1) 페르미 준위에서의 에너지상태는 전자에 의해 점유될 1/2의 확률을 말한다. 2) 그러나 EF가 위치하는 밴드갭은 상태밀도가 0이므로 실제로 전자가 발견되지는 않는다. 3) 페르미 함수는 모든 온도에서 EF에 대칭적이다. 4) 페르미 함수 분포곡선의 형태는 온도에 따라 형태가 바뀐다. 5) 페르미 함수의 분포곡선의 형태는 도핑농도와 무관한다. 6) 진성반도체의 경우 EF는 밴드갭 거의 중간에 위치한다. ..

"반도체 공정" 반도체 공정은 1개의 웨이퍼에 얼마나 많은 수의 칩을 찍을 수 있는지, 또 같은 수의 칩이 찍힌 웨이퍼에서 얼마나 불량률을 줄이고 많은 칩을 만들어낼 수 있는가에 따라 D램 1개를 만드는 데 드는 비용이 다르다. 1개의 웨이퍼에 더 많은 칩을 찍기 위해서는 회로의 선폭을 축소해 칩의 크기를 최대한 줄여야 한다. 이렇듯 작은 면적에 많은 선을 그려 넣어야 하기 때문에 반도체 제작에서는 선폭이 매우 중요하다. 선폭을 좁히기 위해서는 우수한 설계기술과 정밀 가공기술이 필요하다. 기술수준이 같다면 생산 과정에서 불량률을 줄이는 것이 중요하다. D램은 머리카락 한 올의 수천분의 1정도인 0.1마이크로미터 미만으로 미세하게 처리하는 공정을 수십 번 반복해 생산된다. 기술 트렌드는 미세공정에 초점을 ..

"웨이퍼 공정" 웨이퍼는 반도체 집적회로의 핵심 재료이며 Si, GaAs 등을 성장시켜 얻은 잉곳을 적당한 지름으로 얇게 썬 원판 모양의 판을 말한다. 대부분의 웨이퍼는 모래에서 추출한 Si로 만들며 Si는 지구상에 풍부하게 존재하고 독성이 없어 환경적으로 우수하다. 이러한 웨이퍼를 만드는 공정은 크게 3단계가 있다. 1) 잉곳 만들기 모래에서 추출한 Si를 반도체 재료로 사용하기 위해서는 순도를 높이는 정제 과정이 필요하다. Si 원료를 높은 온도에서 녹이고 고순도의 Si 용액을 만들고 이것을 결정 성장시켜서 굳게한다. 이렇게 만들어진 Si기둥을 잉곳이라 한다. 2) 잉곳 절단하기 우리가 알고 있는 웨이퍼 모양으로 하기 위해선 다이아몬드 톱을 이용해 균일한 두께로 얇게 써는 작업이 필요하다. 웨이퍼의 ..